一、为什么要混合键合？ 

混合键合并不新鲜事物。多年来，CMOS 图像传感器供应商一直在使用它。为了制造图像传感器，供应商在工厂中处理两个不同的晶圆：第一个晶圆由许多芯片组成，每个芯片由一个像素阵列组成；第二个晶圆由信号处理器芯片组成。

然后，使用混合键合，将晶圆与μm级的铜对铜互连键合在一起。晶圆上的die随后被切割，形成图像传感器。

这个过程与封装几乎无异。但对于封装，混合键合涉及一系列不同的组装挑战，这就是为什么它直到近年才投入生产。

然后，在研发方面，竞技场有几个发展。例如，Imec使用微凸块和混合键合开发了所谓的 3D-SoC。在 3D-SoC 中，您可以堆叠任意数量的芯片，例如逻辑上的内存。为此，您将内存和逻辑芯片共同设计为单个 SoC。

混合键合实现了这些设备中z先进的互连。“为了实现这样的3D-SoC电路，3D互连间距需要进一步扩大，超越目前的z先进水平。我们目前的研究已经证明了在7微米间距实现这种互连的可行性，用于模对模堆叠，700纳米间距用于die-to-die，”Imec的高级研究员、研发副总裁兼3D系统集成项目主 任Eric Beyne在IEDM的一篇论文中说。

尽管如此，AMD正在使用台积电的混合键合技术，称为SoIC。据AMD称，与微凸块相比，台积电的技术提供了超过 200 倍的连接密度和 15 倍的互连密度。AMD总裁兼首/席执行官 Lisa Su 表示：“与其他竞争方法相比，这种方法每个信号的功耗不足三分之一，从而实现了更高效、更密集的集成。”

同时，在IEDM 2021会议上，台积电副总裁 Douglas Yu提供了有关该公司 SoIC 路线图的更多详细信息。这为客户概述了混合键合凸点间距缩放路径。

在 SoIC 路线图上，台积电以 9μm 的键距开始，并已上市。然后，它计划引入 6μm 间距，随后是 4.5μm 和 3μm。换句话说，该公司希望每两年左右推出一次新的键合间距，每一代都提供70%的规模提升。

有几种方法可以实现SoIC。例如，AMD设计了一款基于7nm的处理器和SRAM，由台积电代工。然后，台积电使用 SoIC 以 9μm键合间距连接芯片。

理论上，随着时间的推移，你可以开发出各种先进的芯片，然后用台积电的技术在各种间距上进行键合。

可以肯定的是，该技术不会取代传统的芯片缩放。相反，芯片缩放仍在继续。台积电和三星都在研发 5 纳米逻辑工艺和 3 纳米及更高工艺。

曾经，从一个工艺节点到下一个工艺节点的转变在芯片的功率、性能和面积 (PPA) 方面提供了显着的提升。但是，在z近的节点上，PPA 的提升正在减少。

在许多方面，混合键合是提供系统提升的一种方式。“过去，大部分PPA的好处都是由硅来完成的。人们过去常常让芯片缩放来驱动系统性能。但现在，作为引擎的芯片缩放正在失去动力，”Need h am 的 Shi 说。“z终，您希望通过混合键合来提升整个系统级 PPA。如果你想在技术上更精/确，SoIC可以说是台积电为客户提供的可用工具包中的一个强大工具。SoIC 是某些工作负载的绝/佳 PPA 助推器。”

英特尔、三星和其他公司尚未发布他们的混合绑定路线图。

尽管如此，从架构的角度来看，所有这一切并不像看起来那么简单。下一代3D封装可能会在不同节点包含多个复杂的芯粒。一些裸片可以使用混合键合进行堆叠和键合。其他裸片将位于封装的其他地方。因此，需要一系列技术来连接所有部分。

Promex 总裁兼首/席执行官 Richard Otte 表示：“对于那些挑战极限以开发高性能计算产品的公司来说，混合键合可能是必需的。”“对于二维结构和应用，芯粒可能会使用高密度方法互连，包括中介层。3D-IC 需要堆叠芯粒，因此需要TSV和铜柱，以及2D高密度互连工艺。”

还有其他挑战。在一个封装中，所有裸片都需要使用裸片到裸片的链接和接口相互通信。大多数这些芯片到芯片的链接都是专有的，需要有开发开放标准链接的举措。“Chiplet成为新 IP的z大障碍是标准化，必须建立芯粒之间的标准/通用通信接口，才能在多个封装供应商之间实现这一点，”Otte 说。

二、制造挑战

与此同时，在制造方面，两种类型的装配工艺使用混合键合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圆厂的两个晶圆上加工。然后，晶圆键合机取出两个晶圆并将它们键合在一起。z后，对晶圆上堆叠的芯片进行切割和测试。

Die-to-wafer是另一种选择。与wafer-to-wafer一样，芯片在晶圆厂中的晶圆上加工。die是从一个晶圆上切割下来的。然后，将这些die键合到基础晶圆上。z后，对晶圆上堆叠的芯片进行切割和测试。

图 3：Wafer-to-wafer流程

图 4：Die-to-wafer流程

从一开始，拥有良好成品率的die就很重要。成品率低于标准的die可能会影响z终产品的性能。因此，预先制定良好的测试策略至关重要。

英特尔高级首/席工程师 Adel Elsherbini在 IEDM 的一次演讲中说：“一些芯片可能存在制造缺陷，这些缺陷z好在测试期间被筛选出来。”“但是，如果测试覆盖率不是100%，则其中一些芯片可能会作为良好芯片通过测试。这是一个特殊的挑战。有缺陷的芯片可能会导致z终系统良率降低，尤其是随着芯片数量的增加。”

除了良好的测试策略外，还需要完善的流程。混合键合工艺发生在半导体制造厂内的洁净室中，而不是像大多数封装类型那样发生在封装厂。

在超净洁净室中进行此过程非常重要。洁净室按洁净度级别分类，洁净度级别基于每体积空气允许的颗粒数量和大小。通常，半导体工厂采用符合 ISO 5 级或清洁标准的洁净室。根据 American Cleanroom Systems，在 ISO 5 级中，洁净室中每立方米尺寸 >0.5?m 的颗粒必须少于 3,520 个。ISO 5 级洁净室相当于旧的 100 级标准。

在某些情况下，OSAT的IC 组装是在 ISO 7 或 10,000 级或更高级别的洁净室中进行的。这适用于大多数封装类型，但不适用于混合键合。在此过程中，微小颗粒可能会侵入流体，导致设备故障。

OSAT当然可以建造具有ISO 5洁净室的设施，但这是一项昂贵的努力。混合键合需要相对昂贵的设备。此外，混合键合涉及半导体供应商更熟悉的几个步骤。

在wafer-to-wafer和die-to-wafer的流程中，该过程从晶圆厂中的单个镶嵌工艺开始。为此，在晶片的一侧沉积二氧化硅层。然后，在表面上形成许多微小的通孔图案。蚀刻图案，在晶圆上形成大量微小的μm大小的通孔。

然后将铜材料沉积在整个结构上。使用化学机械抛光 (CMP) 系统对表面进行平坦化。该工具使用机械力抛光表面。

CMP工艺去除铜材料并抛光表面，剩下的是微小通孔中的铜金属化材料。

整个过程重复几次。z终，晶圆有几层。每一层都有微小的铜通孔，它们在相邻层中相互连接。顶层由较大的铜结构组成，称为焊盘。介电材料围绕着微小的焊盘。

尽管如此，镶嵌工艺，尤其是 CMP，具有挑战性。它需要对晶圆表面进行精/确控制。“[在晶圆上]，电介质表面需要：(1) 非常光滑，以确保在连接芯片时具有强大的吸引力；(2) 非常低的形貌以避免电介质预键合中的空隙或不必要的应力，”Elsherbini 在 IEDM 的一篇论文中说。

但是，在这些制程中，可能会出现一些问题。晶圆往往会下垂或弯曲。然后，在 CMP 过程中，该工具可能会过度抛光表面。铜垫凹陷变得太大。在键合过程中，某些焊盘可能不会键合。如果抛光不充分，铜残留物会造成电气短路。

在混合键合中，标准CMP工艺可能无法解决问题。“这需要特殊的CMP处理来控制化学蚀刻与机械蚀刻的比例以及 CMP 步骤的数量，以保持电介质表面的平面度，”Elsherbini 说。CMP之后，晶圆会经过计量步骤。计量工具测量和表征表面形貌。

“铜混合键合的主要工艺挑战包括表面缺陷控制以防止空洞、晶圆级厚度和形状计量以及纳米级表面轮廓控制以支持稳健的混合键合焊盘接触，以及控制顶部铜焊盘的对齐和底模，” KLA营销高级总监 Stephen Hiebert 说。